どうも気持ち悪いので、トラ技2021年３月号のintelのほう、全部最初からやり直した。なので、プロジェクトも新規で作成。で、Pin Plannerでピン配置を入れるときに、トラ技の例の通りの画面になるのはいいのだが、それだと、どこでKEY0、KEY1を指定するんだろう？という疑問があって、実際書き込んでみても動作が今一だったので、勝手な判断で、ここの
I/O Assignment Analysysをやった。その結果、ようやく動くようになった。ただし、シミュレーションのほうは変わらなかった。まずはModelSimこれ。
このように、相変わらず、カウンタはずっと0000のままだ。

それは気に入らないものの、実際に書き込んでみると、

このようにちゃんと動作する。
これがさっきの、I/O Assignment Analysysの成果だ。というわけで、ようやく、トラ技の50ページの最初のほうまで動いた。　いや～、なかなか大変ですね～

ようやくModelSimが動いたので、なんとか波形を出してみる。
な～んて、サラッと書くと簡単だが、トラ技だけを見てもわからなくて、結局前にやったCQ本のModelSimのところを読み直してやっと波形が出た。

こんな感じ。でも、カウンタがちゃんとカウントして増えているふうには見えないので、どこか間違ってる可能性が大。とりあえず、波形がようやく出たのでここに書いた。

CQ本が終わったので、お次は、トラ技の2021年３月号にあった、FPGA特集をやってみる。この号では、Xilinxとintelの２つが書いてあるけど、とりあえずは既にやったintelをやってみるのが自然だ。

本の通りにcounterのVerilog HDLコードを打ち込んで、テストベンチのコードも打ち込んで、Quartus Prime上のプロジェクトは、CQ本の時にやったのを流用して、FPGA機種の設定やピン配置は同一なので、何も新しく入力せずに流用しようという魂胆だ。

本によると、まずはModel Simでシミュレーションをやってみるそうな。

Model Simと言えば、前回やったときはModel SimのアプリケーションをQuartus Primeとは別に立ち上げたのだが、トラ技によると、今回はQuartus Prime上から立ち上げるそうだ。
こんな感じで、Quartus PrimeのToolsから、RTL Simulationを実行する。と、順調に立ち上がらなくて・・・こんなふうになる。

"Cannot launch the ModelSim-Altera software because you did not specify the path to the executables of the ModelSim-Altera software."だと。写すの疲れた。ｗ

なんだろうこれ？ModelSimがどこにあるかわかんないからパスを設定しろ！ということなのかと考えて、こういうのを見つけた。これの１１ページだ。

なのでこういうふうに、

Tools の Optionsから、これを開いてみる。
そしてこのように、ModelSimの場所を入れてみる。そして、再度実行

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----------->



ここに戻りました。　ちゃんちゃん。

しばらくお休みかな～～？？ｗ


※2021.7.11 追記
Tools の Optionsから開くこの画面・・・
よく見てみると、ModelSim...って２つあるじゃん。前回は、ノートＰＣの画面が小さいせいでこの画面が全部出ずに見えなかったけど、ちゃんと横に伸ばしてみると、一番下に、ModelSim-Alteraっていうのがある。Alteraがついているのがミソか？？

ならばこのように、一番下のところに書いてみる。と、
  
あら不思議ｗｗｗ。ちゃんと立ち上がった。こういう変な罠を発見して解決した。

流れに沿ってそのまま継続。CQ本、36章、ModelSimだ。
まずは本の通りに入れて、Dice回路のシミュレーションがこういうふうになった。


このように、波形も出た。本の通りにやって、右クリックで、波形の中の0～5の文字も出るようになった。


そしてこれが最後の課題の、BCDデコーダのお題。このように、本の通りに出た。

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というわけで、ついに本が全部終了した。

今までいろんな分野のいろんな本をやろうとしてきたけど、どうしても動かなかったり時代が変わって本の内容が無効になってたりetc....して、一冊全部やるって結構大変なんですよね。
なのでまあ、とりあえずはめでたしとする。

CQ本の続き。35章の、FPGA内部のロジアナをやってみるというところだ。
本の通りにSignal Tap Logic Analyzerを入れてみて、リコンパイルすると、

こういうエラーが出て先に進めない。JTAGのところは、USB0を指定したはずなのだが・・・
検索してみても今のところ何ら手掛かりなし。

しばらく放置かな～？？

※検索したら、こことここに似たようなのがあったものの・・・両方とも解決されずに放置みたいな雰囲気ｗｗｗ

前回の続き。その勢いで本に書いてある手順を継続。main.cを打ちこんでビルドして実行。
この通り、動作完了しました。
DE10-Liteの本の32章終了～。

前回の続き。
いろいろチェックしてもわからなかったので、ふとさっきの手順を振り返ってみると・・・

・DE10を接続してPCの電源を入れて、Quartus Primeを立ち上げる。
・L24...という、本の31章のプロジェクトを立ち上げる。
・そこから、Eclipseを立ち上げる。
・本の32章の手順でHelloWorldSmallを入れてみる。
・DE10に31章の結果を書き込んでいなかったので書き込む。
・HelloWorldSmallをビルドして実行。

ということをやっていた。上記、赤い字がとても怪しいｗ。
そもそも、Quartus PrimeからEclipseを立ち上げる時点で、いろんな情報がEclipseに自動的にわたっている可能性がかなり高いのでは？　と考えた。

この青地を実証するために、DE10のハードウェアに書き込み終了しているのを確認後、Eclipseを立ち上げて全く同様にやってみる。つまり、HelloWorldSmall_1を別途作った。その結果、

この通り。やっぱりこれが原因だった。無事に成功した。

前回の続き。DE10-Liteの本の31章を本の通りにやったあと32章、Nios II Software Build Tools for Eclipseで、ようやくEclipseが立ち上がったところからだ。
本のとおりにやって、エラーが出たらignore...をチェックして・・・というのもやったけど、こういうふうにエラーが出て進まない。

No Nios II target connection paths were located. Check connections and that a Nios II.sof is downloaded.

ということだが。ちゃんとL24のVerilog HDLコードはコンパイルして書き込み済み。

こんな感じだ。それとも、前回終わりにして閉じて今回再開したところでまだ開き忘れているものがあるのか？